定義
Wafer-bonded NAND（晶圓鍵合 NAND）是將 3D NAND 的 CMOS 周邊電路晶圓（邏輯層）與記憶體陣列晶圓（儲存層）分別製造後鍵合在一起的技術。YMTC 首先商業化，稱為 Xtacking；業界通稱 CBA（CMOS Bonded to Array） 或 CMOS Directly on Array（CdA）。
相對於傳統 3D NAND 架構（CnA，CMOS next to Array），CBA 將兩層製程完全分離，各自最佳化製程溫度與設計。
三種 3D NAND 架構比較
| 架構 | 說明 | 特點 |
|---|---|---|
| CnA（CMOS next to Array） | CMOS 緊鄰記憶體陣列，位於同一晶圓上 | 傳統主流架構；CMOS 受記憶體製程溫度限制 |
| CuA（CMOS under Array） | CMOS 置於陣列下方，同一晶圓 | 改善面積，仍有溫度限制 |
| CBA / Xtacking（CMOS Bonded to Array） | 邏輯晶圓 + 陣列晶圓分別製造後鍵合 | 各自最佳化；矽晶圓消耗 2x；密度最高 |
技術架構
邏輯晶圓（CMOS 周邊電路）← 獨立製程，邏輯最佳溫度
↓ Cu-Cu 晶圓直接鍵合（W2W Hybrid Bonding）
陣列晶圓（3D NAND 記憶體陣列）← 獨立製程，高溫可行
關鍵步驟： 1. 邏輯晶圓（CMOS）與陣列晶圓（3D NAND）分別在不同產線並行製造 2. 陣列晶圓翻轉後與邏輯晶圓透過 Cu-Cu 晶圓對晶圓（W2W）鍵合對齊黏合 3. 鍵合後 CMP 平坦化、形成通孔連接 BitLine / WordLine
對材料需求的影響
| 材料 / 製程 | 影響 | 倍數 |
|---|---|---|
| 12" 矽晶圓（Silicon Wafer） | 每個 NAND die 需要兩片晶圓（邏輯 + 陣列） | +40%（因並行製程加快，整體需求增 ~40%，非 2x） |
| 晶圓對晶圓鍵合工具（W2W Bonder） | 鍵合步驟為新增製程 | 新增需求 |
| CMP（鍵合後平坦化） | 鍵合前後各需 CMP 步驟 | 增加 ~2–3 道 |
| 高深寬比蝕刻（HAR Etch） | 60:1 以上通孔蝕刻 | Lam Research 主導 |
| ALD / CVD（多層 SiO₂/SiN） | NAND 堆疊層數持續提升 | 大幅增加 |
野村估計：CBA 架構使 12" 矽晶圓需求增加約 40%（不是 2x，因為兩片晶圓的前段製程速度比傳統快），至 2030F 約貢獻全球 12" 矽晶圓需求的中至高個位數百分比增量。
採用進程
| 廠商 | 進度 |
|---|---|
| YMTC（長江存儲） | 2018 年起商業化（Xtacking 1.0–3.0），目前 232 層 |
| Kioxia（鎧俠） | 2H24 起小量量產，2026F 底前有意義擴產 |
| Samsung | 2027F 跟進（野村預估） |
| SK Hynix | 2027F 跟進（野村預估） |
| WD / SanDisk | 與 Kioxia 合作，同步跟進 |
預估 Wafer-bonded NAND 佔全球 NAND 產能： - 2025F：~15% - 2027F：~35–40% - 2030F：~60%（野村估）
台灣相關供應鏈
| 環節 | 廠商 | 備註 |
|---|---|---|
| 12" 矽晶圓（增量） | 6488_環球晶圓（市） | 全球 #3 矽晶圓廠；GWC 是最大非日系供應商 |
| W2W 鍵合工具 | Besi（BESI NA，Buy） | 全球混合鍵合設備龍頭，受益 NAND W2W 擴張 |
| HAR 蝕刻 | Lam Research（主導）、AMEC | 高深寬比通孔蝕刻 |
| CMP（鍵合前後平坦化） | 1560_中砂（市） | CMP 修整碟，鍵合前清潔要求極高 |
CAGR 預估
- Wafer-bonded NAND：CAGR >20%（2025–30F，野村）
- 12" 矽晶圓整體需求：CAGR +10%/年（考慮 BSPDN + CBA 雙催化）
相關技術
- 技術_TSV（通孔連接邏輯層與陣列層）
- 技術_SoIC（同樣為 W2W 鍵合技術，但用於邏輯晶片）
- 技術_DRAM-on-Logic（類似鍵合架構，用於 DRAM）
- 技術_CMP（鍵合平坦化步驟）
圖解
圖說：Wafer-bonded NAND 晶圓輸入 vs 輸出：每 die 需要邏輯晶圓 + 陣列晶圓共兩片，並行製程加快使整體矽晶圓需求增約 40%。
圖說：Fig.94「The wafer-to-wafer bonding structure」，CMOS wafer 與 Memory wafer 透過 Cu direct bonding 接合之剖面結構示意圖，標示 Cell array／Bit line／Word line hookup／Cu bonding pad。並非 CBA vs CnA 結構比較圖（該比較圖見報告 Fig.93，未嵌入本頁）。
來源
- 260521_nmr_semi-renaissance，野村，2026-05-21（CBA 採用進程、矽晶圓需求 +40%、2030F 市佔預估）